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Xilinx XAPP721の取扱説明書

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Summary
  • Xilinx XAPP721 - page 1

    © 2005 – 2006 Xilinx, Inc. All rights reserved. XI LINX, the Xilinx logo , and other de signated br ands included herein are tradem a rks of Xilinx, Inc. All other trademarks are the property of their respectiv e owners . Summary This application note describes a data capture techniq ue fo r a high-perf ormance DDR2 SDRAM interf ace. This te chn ...

  • Xilinx XAPP721 - page 2

    Write Datapath R Write Datapath The write datapath uses the built-in OSER DES av ailable in e ver y Vir tex-4 I/O . The OSERDES transmits the data (DQ) and strobe (DQS) signals. The memory specification r equires DQS to be transmitted cent er-aligned with D Q. The strobe ( DQS) forw arded to t he memor y is 180 degre es out of phase with CLKfa st_0 ...

  • Xilinx XAPP721 - page 3

    Write Datapath R Figure 3: Write Data T ransmitted Using OSERDES Figure 4: Write Str obe (DQS) and Data (DQ) Timing f or a Write Latency of Four D1 D2 D3 D4 CLKDIV CLK CLKdiv_90 CLKfast_90 OSERDES DQ IOB ChipSync TM Circuit Write Data W ords 0-3 X721_03_080305 CLKf ast_0 Clock F orwarded to Memor y De vice Command WRITE IDLE D0 D1 D2 D3 Control (CS ...

  • Xilinx XAPP721 - page 4

    Write Datapath R Write Timing Analysis Ta b l e 1 shows the write timing analys is f or an interface at 333 MHz (667 Mb/s). Ta b l e 1 : Write Timing Analysis at 333 MHz Uncertainty Parameter s V alue Uncer tainties before DQS Uncer tain ties after DQS Meaning T CLOCK 3000 Clock period. T MEMOR Y_DLL_DUTY_CYCLE_DIST 150 150 150 Duty-cycle distor ti ...

  • Xilinx XAPP721 - page 5

    Write Datapath R Controller to Writ e Datapath Interface Ta b l e 2 lists the signals required f rom the controller to th e write datapath. Ta b l e 2 : Controller to Write Datapath Signals Signal Name Signal Width Signal Description Notes ctrl_WrEn 1 Output from the con troller to the write datapath . Write DQS and DQ generation begins when this s ...

  • Xilinx XAPP721 - page 6

    Write Datapath R Figure 5: Write DQ Generation with a Write Latenc y of 4 and a Bur st Length of 4 Figure 6: Write DQS Generation for a Write La tenc y of 4 and a Burst Length of 4 CLKdiv_0 CLKdiv_90 CLKfast_90 Clock F orwarded to Memory Device Command WRITE IDLE D0 D1 D2 D3 Control (CS_L) Strobe (DQS) ctrl_WrEn ctrl_wr_disable OSERDES Inputs D1, D ...

  • Xilinx XAPP721 - page 7

    Read Datapath R Read Datapath The read datapath co mprises the read data capture and recaptur e stages . Both stages are implemented in the built-in ISERDES a vailable in e very Vir te x-4 I/O . The IS ERDES has three clock inputs: CLK, OCLK, and CLKDIV . The read data is captured in t he CLK (DQS) domain, recaptured in the OCLK (F PGA f ast cloc k ...

  • Xilinx XAPP721 - page 8

    Read Datapath R Ta b l e 3 shows the read timing analysis at 333 MHz re quired to deter mine the dela y required on DQ bits f or center ing DQS in the data v alid window . P er Bit Deskew Data Capture T echnique T o ensure reliable data capture in the OCLK and CLKDIV domains in the ISERDES , a training sequence is required after memory initializati ...

  • Xilinx XAPP721 - page 9

    Read Datapath R Figure 8 shows the timing w avef orm f or read data and strobe dela y deter mination. The wa vef or ms on the left show a case where the DQS is dela yed due to BUFIO and clo cking resource, and the ISE RDES outputs do not match the expected data patter n. Th e wa vef or ms on the right show a case where the DQS and DQ are delay ed u ...

  • Xilinx XAPP721 - page 10

    Read Datapath R Controller to Read Datapath Interface Ta b l e 4 lists the control signals between the contro ller and the read datapath. Ta b l e 4 : Signals between Contr oller and Read Datapath Signal Name Signal Width Signal Description Notes ctrl _Dummyread_Star t 1 Output fro m the controlle r to the read data path. When th is signal is asser ...

  • Xilinx XAPP721 - page 11

    Reference Design R The ctrl_RdEn signal is requir ed to validate read data because the DDR2 SDRAM de vices do not provide a r ead v alid or read-enab le signal along with read data. The controlle r generates this read-enable signal based on the CAS latency and the b urst length. This read-enable signal is input to an SRL16 (LUT -based shift registe ...

  • Xilinx XAPP721 - page 12

    Reference Design Utilization R Reference Design Utilization Ta b l e 5 lists the resource utilization f or a 64-bit interf ace including the physical la yer , the controller , the user interf ace, and a synthesizab le test bench. Conc lusion The data capture technique e xplained in th is application note using ISERDES provides a good margin f or hi ...

メーカー Xilinx カテゴリー Computer Hardware

Xilinx XAPP721のメーカーから受け取ることができるドキュメントは、いくつかのグループに分けられます。その一部は次の通りです:
- #BRANDの図面#
- XAPP721の取扱説明書
- Xilinxの製品カード
- パンフレット
- またはXilinx XAPP721の消費電力シール
それらは全部重要ですが、デバイス使用の観点から最も重要な情報は、Xilinx XAPP721の取扱説明書に含まれています。

取扱説明書と呼ばれる文書のグループは、Xilinx XAPP721の取り付け説明書、サービスマニュアル、簡易説明書、またはXilinx XAPP721のユーザーマニュアル等、より具体的なカテゴリーに分類されます。ご必要に応じてドキュメントを検索しましょう。私たちのウェブサイトでは、Xilinx XAPP721の製品を使用するにあたって最も人気のある説明書を閲覧できます。

関連する取扱説明書

Xilinx XAPP721デバイスの取扱説明書はどのようなものですか？
取扱説明書は、ユーザーマニュアル又は単に「マニュアル」とも呼ばれ、ユーザーがXilinx XAPP721を使用するのを助ける技術的文書のことです。説明書は通常、全てのXilinx XAPP721ユーザーが容易に理解できる文章にて書かれており、その作成者はその分野の専門家です。

Xilinxの取扱説明書には、基本的な要素が記載されているはずです。その一部は、カバー/タイトルページ、著作権ページ等、比較的重要度の低いものです。ですが、その他の部分には、ユーザーにとって重要な情報が記載されているはずです。

1. Xilinx XAPP721の説明書の概要と使用方法。説明書にはまず、その閲覧方法に関する手引きが書かれているはずです。そこにははXilinx XAPP721の目次に関する情報やよくある質問、最も一般的な問題に関する情報を見つけられるはずです。つまり、それらはユーザーが取扱説明書に最も期待する情報なのです。
2. 目次。Xilinx XAPP721に関してこのドキュメントで見つけることができる全てのヒントの目次
3. Xilinx XAPP721デバイスの基本機能を使うにあたってのヒント。 Xilinx XAPP721のユーザーが使い始めるのを助けてくれるはずです。
4. トラブルシューティング。Xilinx XAPP721に関する最も重要な問題を診断し、解決するために役立つ体系化された手続き
5. FAQ。よくある質問
6. 連絡先。一人では問題を解決できない場合に、その国におけるXilinx XAPP721のメーカー/サービスへの連絡先に関する情報。

Xilinx XAPP721についてご質問がありますか？

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見つけた説明書を読んでもXilinx XAPP721の問題を解決できない場合、下記のフォームを使用して質問をしましょう。ユーザーのどなたかがXilinx XAPP721で同様の問題を抱えていた場合、その解決方法を共有したいと考えるかもしれません。

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